Etude et modélisation de défauts des circuits fortement submicroniques sécurisée en vue du test

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Compte tenu des recents progres technologiques, les circuits securises implementes en contremesures WDDL et QDI apparaissent plus interessants que les circuits synchrones, principalement pour securiser l.implantation des circuits integres contre les attaques par injection de fautes et par analyse de courant. Cependant, le manque de methodes et d.outils de test a limite l.utilisation de ce type de circuits. L.objectif de ce travail de these est de presenter une methode de test et de tolerance aux fautes de ces circuits securisees. Cette methode montre que les modeles de fautes appliques dans les structures CMOS classiques sont aussi applicables pour les structures securisees tolerantes aux fautes. Ces structures peuvent fonctionner correctement malgre la presence de deux defauts resistifs, les courts-circuits resistifs et les circuits ouverts resistifs. Les differentes mesures sont effectuees sous Spice de Cadence. Les resultats experimentaux obtenus par FPGA valident la methode proposee.